《高性能混合仿真器》(Aldec Riviera-PRO 2009.02)[压缩包]
中文名: 高性能混合仿真器
英文名: Aldec Riviera-PRO 2009.02
资源格式: 压缩包
发行时间: 2009年
地区: 美国
语言: 英文
简介:
语言：英语
网址：http://www.aldec.com/products/riviera/
类别：行业软件
提供ASIC及FPGA设计工具以及混合语言模拟厂商Aldec，日前宣佈新版的Riviera-PRO可支援SystemVerilog语言的验证工作，并改善VHDL、Verilog和混合RTL的模拟速度。Riviera-PRO所提供的混合语言模拟环境可支援VHDL、Verilog、SystemVerilog及SystemC的设计。Aldec在台总代理鈦思科技(TeraSoft)表示，Riviera-PRO的模拟技术可支援多个百万闸(multi-million gate)的硬体语言设计。
新版Riviera-PRO可支援SystemVerilog级数(classes)和字串(strings)架构。这些架构原本用於验证功能，如Accellera SystemVerilog 3.1a/IEEE Std 1800-2005等特定标準。此外，VHDL RTL的模拟效能提升了30%，而Verilog RTL相较於以往的版本，整体模拟效能在大型设计上则提升了60%。Riviera-PRO可支援3种新的网路版配置，如LV、LVT和LVT-SV；且可在UNIX、Windows以及Linux 32/64位元等作业平台下运作。
Aldec Riviera PRO: 高性能的混合语言仿真工具
Aldec公司的Riviera是业界独特的单内核VHDL/Verilog和EDIF混合模拟器。包括几个独立的应用程式，这些程式能支援VHDL、Verilog和来自一个公用内核EDIF混合仿真、HDL编辑程式、图解波形取景程式，和库管理工具。这种工具的特点是能进行源码调试、中断点设置、通过档重排序来进行编译，并能通过仿真资料直接将VHDL和Verilog及它们关係的详细显示出来。
Riviera-PRO採用多种专利技术以提高其仿真性能，是业界最为快速的模拟器之一。Riviera内嵌的HDL编辑器是目前业内最为功能强大的文本编辑器之一，比如关键字热敏（包括结构热敏）、分视窗操作、自动注释、格式自动整理、建立结构等等；而且Riviera语法检查的能力和定位非常準确，它可以定位到具体的字元，同时给出原因及改正方案，这一切都保证了设计师可以更快速的完成代码的编写，大大提高了效率。
对於模拟器，非常重要的一点就是要看它对各种标準的支持，尤其是新的标準，Riviera支持所有相关的最新标準，如Verilog HDL 2001/1995、VHDL 1993/87、Vital 2000标準等；另外一点还要关心仿真库的问题，Riviera包含所有FPGA/PLD厂商的所有库，并支持所有ASIC厂商的库，这些库保证了仿真的正确性、稳定性，且其库更新非常及时，解决了后顾之忧。对於模拟器除关注仿真库的丰富与否外，还必须注意模拟器的速度。据统计，使用EDA进行系统设计，其中有90%以上的时间花在电路仿真验证上，因此提高仿真效率对缩短产品上市时间是关键一环。Riviera仿真技术採用多种专利演算法把仿真速度提高了多倍，是目前市场上最快的模拟器之一，仿真速度的问题得到了很好的解决。它採用同一个仿真内核，可以同时做到VHDL、Verilog语言及EDIF网表的混和仿真（包括行为级、RTL级、门级、Timing等的仿真），解决了其他模拟器所无法进行的混合仿真问题。由於是同一内核解决了所有仿真验证问题，所以只要学一种工具即可，不需要其他辅助工具。
在对设计进行仿真时，必须需要激励档，也就是测试向量。Riviera提供了多种加激励的方法，如写HDL代码、在波形上编辑、利用巨集档案或巨集命令，另外还有业内独一无二的公式法，只要填写参数就可实现，非常方便，节省了大量时间。在仿真的过程中Riviera提供了完善的仿真调试手段，设计师可像调试高阶语言一样进行调试，如跟踪、设置中断点（包括条件中断点）单步、观察副程式、堆叠及进程的执行、操作情况等；在波形观察/编辑器中设计师可以选择不同的模式进行观察、分析；以及多重仿真结果或期望结果之间的比较。
为了在提高团队设计效率与验证努力的同时保证上乘设计结果，Riviera内嵌了代码覆盖率检测工具（Code coverage）。确定设计是否已经被完全验证以及为Sign-off作準备需要精确的测量标準而不是仅凭直觉。解决这种验证挑战而不增加设计开发週期的最好方法就是将代码覆盖率分析工具集成到设计者的设计流程中。Riviera领先的代码覆盖率技术可提供快速準确的衡量以及应用於HDL设计仿真测试的效率，它可以準确给出测试向量对设计测试的覆盖率，甚至到每一条语句被执行了多少次，从而有效地保证获得一个出眾的验证结果。通过代码覆盖率工具的覆盖率资料库和强大的GUI介面，设计者可以鉴定未测试的HDL区域，确定最有效的测试向量。这样设计师在设计验证阶段就可以对设计进行有效的验证，避免测试中以点带面的事情发生。设计师可以很方便的进入那些没有充分认证的模组内从而分析哪些特定声明，结构和条件是被遗失的，以及每一条语句被执行的次数，然后根据需要修改测试向量或源代码，同时还可以此来确定代码中的冗餘，精简设计，得到最优的HDL代码。
另外，Riviera环境下的"Design Profiler"工具可以很方便地探测到设计中每个模组（包括进程、设计单元、副程式等等）在仿真过程中所花费的时间、时鐘数以及所占的比重等等；设计师可以很方便的确定哪些需要耗费大量仿真时间的设计模组，通过对这些模组的集中分析验证，Riviera可以使仿真时间明显地缩短，可以帮助设计者定位、减少这种瓶颈。
针对大规模设计的仿真验证，Riviera还提供了HES（硬体加速仿真系统）介面，设计师可以根据需要在将来和HES系统连接以进一步提高仿真的速度。
Riviera可以以多种方式运行，如GUI、Batch以及命令行等模式。Riviera有完整的软体教程、实例，其教程和帮助档完全是动画和图形的，所以很容易学习；Riviera是最容易上手的工具，人机界面非常友好，设计师一般只要半天就可完全掌握。Riviera支援Windows NT/2000、Linux、Unix等多种作业系统。
安装说明
解压缩,安装；
将patch.exe复制到安装目录下的bin文件夹内，运行；
将license.dat复制到安装目录下的license文件夹内。
引用
installation
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| | (c) Aldec | |
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| .. |
| 0-0293xx.zip .. filename : : type ...... util |
| March 06, 2009 ...... date : : language .. english |
| Windows ........ os : : disks ..... 31 |
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| description |
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:.:. Riviera-PRO is a high-performance verification platform .:.:
`..: for ASIC and FPGA design teams, equipped with :..'
mixed-language simulation engine and advanced debugging
tools. Riviera-PRO supports Electronic System Level (ESL)
Verification with SystemC and SystemVerilog, Assertions
Based Verification (ABV), Transaction Level Modeling (TLM)
and VHDL/Verilog Linting. Riviera-PRO works in command
line mode for maximum speed and provides a powerful GUI
for enhanced editing, tracing, and debugging. Riviera-PRO
is compatible with popular EDA products such as Synopsys
SmartModels, Novas, Denali, MATLAB and Simulink.
installation
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; | Unpack and install. |;
___| Copy patch.exe to installdir\bin and run. |___
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