90nm时代值得认真关注的结构化

90nm芯片的成本令人吃惊，更不用提65nm了。用户在考虑下一代逻辑设计的结构时，应该仔细观察结构化ASIC的优劣之处。

要点

结构化 ASIC 市场尚未能产生巨额收入，但分析家称它是复杂、中等批量设计的最佳选择；

分析家表示，90 nm 硅工艺的成本以及 FPGA 的硬性极限将使结构化 ASIC 市场在 2008 年超过 10 亿美元大关；

生产一片 90 nm ASIC 要花费 3 000万至 5 000万美元；

\结构化 ASIC 的 NRE 为 0 至 25 万美元，低至无工具成本，而周转周期为数天至数周，因而与传统 ASIC相比, 工程成本和整体成本较低；

就批量而言，FPGA 是 2 万片以下的正确选择，结构化 ASIC 则是 10 万至 3 00万片的正确选择。而传统 ASIC 仍然是大于 3 00万片的不二之选。

继四年前 ASIC 厂商为了抗衡 FPGA 厂商蚕食市场份额而推出第一款结构化 ASIC 器件后，结构化 ASIC 市场已经成为逻辑设计的一种普遍选择。

分析家认为，结构化 ASIC 市场在今天是一种可行的业务，这个市场到 2008 年可能超过 10 亿美元。那时随着设计师增加 90 nm ASIC 设计的成本，最终会超出 FPGA 的极限。

分析家与结构化 ASIC 供应商们都在提出各种像样的理由，力陈至少应该在下一个 IC 设计项目中考虑采用结构化构造。但你要在评估 FPGA、结构化 ASIC 和单元基 ASIC时，要从技术和商业角度考虑多种因素。

各家公司都以中等批量、中等价格推出结构化 ASIC，这是快速周转、可重编程、但低批量 FPGA 与高价、大批量、设计困难的单元基ASIC之间的缝隙市场。

结构化器件与门阵列有类似之处。与门阵列相同的是，结构化ASIC的特点是可设计层数有限（通常1 ~ 6层），低的工具成本和NRE成本，周转时间从一天至数月。与门阵列一样，硅片供应商也要在预布线和预测试层时注意许多麻烦的物理设计效应。大多数器件已经预设计了时钟树。但结构化ASIC器件有更多数量的较大可设计门，而且比起门阵列来，有更多的片上内存。

一个可行的市场？

结构化 ASIC 市场还没有看到用户广泛采用的迹象，也尚未达到许多支持者预测的 3 亿美元市场规模。Quicklogic 公司的CEO Tom hart 是 FPGA 支持者，他的看法更彻底：“结构化 ASIC 是 ASIC 业务的回光返照，”而 Actel公司 总裁兼 CEO John East 则称结构化 ASIC“具有与 ASIC 相同的缺陷，而这就是使 ASIC 在过去20年将市场丢给可编程器件的原因。”

然而，许多分析家不同意 Hart 和 East 对结构化 ASIC 市场的评价，他们认为 FPGA、结构化 ASIC 和单元基ASIC 各有独特的功能，都会在逻辑器件市场上占有自己的一席之地。

Semico 研究公司高级 ASIC 和 SoC（单片系统）分析师 Richard Wawrzyniak 说：“这不是谁能赢的问题。问题在于如何把特性与功能、功耗、面市时间以及成本最佳地结合起来，满足你的要求。”

宣传

尽管结构化 ASIC 市场在 2004年 的收入只是介于 8600 万美元（iSuppli 数据）到 2.09 亿美元（In-Stat 数据）之间，没有达到以前预测的 3 亿美元，但分析家称该市场已经显露出上升的征兆（图 1）。

据研究公司 IBS 预测，到 2007 年时，所有 ASIC 中有三分之一将采用结构化 ASIC 构成。Gartner公司 的研究副总裁和首席半导体分析师 Bryan Lewis 也基本同意他的观点。

Lewis 说：“到 2008 年时，结构化 ASIC 将在设计中占约三分之一，但收入仍低于整体 ASIC 市场的 10%。对结构化 ASIC 来说，每个设计的典型收益约为 3 00万或 4 00万美元，而传统 ASIC的收益则基本为 5 00万或 6 00万美元。”

Lewis 认为，2004 年价值 1.04 亿美元的结构化阵列市场到 2008 年时将达到 14.5 亿美元，而设计也会从 2004 年的 181 个达到 2008 年的 1230 个。他确信，Altera公司 和 LSI Logic公司目前是结构化 ASIC 市场的领导者。他说，除 Altera公司 以外，大多数结构化 ASIC 供应商在被问及收入时都三缄其口。他注意到，Altera公司 自报的 1900 万美元收入来自 2004 年的 HardCopy 结构系列。Altera公司 是唯一一家能够提供出带和定制数据的公司，如表 1。

Alain Bismuth 是 Altera 公司 HardCopy 产品部副总裁，他说去年以来，公司 HardCopy 产品的客户已经从 20 个增加到 30 个，2003年 开始的设计有 12 个，而 2004 年是 20 个。在 2005 年，该公司已将产量翻倍，以满足对结构化 ASIC 的增长需求。

Bismuth 说：“我们高兴地看到 2004 年里每周都有一次出带，现在进入了 2005 年，我们决定将产量翻番。这意味着我们现在可以满足每年 100 次出带需求，这样就可以支持所有市场区段的增长。”

Fujitsu 微电子公司 ASIC 营销经理 Simone Shaghafi 表示，Fujitsu 客户也对该公司的结构化 ASIC 系列产品表现出越来越浓厚的兴趣。

Shaghafi 说：“过去6个月来，我们收到的查询请求中超过 70% 是针对结构化 ASIC的。”他也象 Bismuth 一样提到客户对结构化ASIC感兴趣的主要原因是 ASIC 成本的上升和 FPGA 结构的硬性极限。

Lewis 说：“进入90 nm ，这一行业将真正开始起动。” 可负担的设计？

在 90 nm 阶段，一片 ASIC 的掩膜费用超过 100 万美元，随着工艺的成熟，业界预期这一成本会降低至约 75 万美元。但这仍然是 0.13 mm 工艺刚推出时掩膜成本的两倍。当 TSMC公司 在今年初宣布 65 nm 工艺时，公司的高层表示一个 TSMC 掩膜的正常成本将达到约 150 万美元。与此同时，IBM公司 与 Chartered 半导体公司则称 65 nm 掩膜的初始成本应在 200 万美元以上。

在 90 nm 结点由于设计的复杂性不断增加，考虑到现有设计小组的下一个设计的掩膜数会多于一个，甚至需要几个，这让人十分为难。

据供应商说，90nm的设计比0.13mm需要更多的功能验证。它们还需要更多的物理设计步骤，如所有层的光学邻近修正，于是产生了更高的工程费用。处理这些先进工艺与验证的工具也正变得越来越昂贵。

因此，分析家预计一片 90 nm ASIC 的总开发费用将从 3000 万美元增至 5000 万美元，这是来自工程设计与设计的功能验证的一揽子费用。

分析家们说，这个高昂的价格将限制使用该结点工艺进入大批量应用的设计数量，如手机、游戏机、图形 IC 和汽车产品等。

FPGA 的硬性极限

FPGA 具有即时可重编程和在线验证的特性，使其成为任何设计师工具箱内的无价之宝。过去20年来，FPGA 供应商在降低器件的批量成本方面取得了突飞猛进的进展。与此同时，他们也通过增加门数和提高器件性能，每年攫取了更多的 ASIC 业务。设计师不再只是把 FPGA 用作 ASIC 的原型。每年 FPGA 厂商能提供更多的门数，大批量使用条件下价格也非常相宜。

Semico公司 的 Wawrzyniak 估计，FPGA 已经成长为一个 30 亿美元的市场，是 ASIC 90 亿美元市场的三分之一。

但是，尽管 FPGA 在各方面取得进展，但即使最高端 FPGA 也不具备 ASIC 的密度、性能，特别是中等批量和大批量的成本。据分析家估计，ASIC 的批量成本比高端 FPGA 要低 10 倍。

FPGA 还有硬性的极限，不适用于无线设计，特别是需要极低功耗、小裸芯/封装尺寸、极高门数和顶级性能的手机应用。

eASIC 公司的 营销副总裁 Ronnie Vasishta 说，FPGA 在逻辑以外的其它功能上比结构化或单元基的设计要使用更多的晶体管。他说：“FPGA 中的晶体管用于缓冲、查找表和交换，而不只是逻辑。这意味着静态功耗相当大。FPGA 漏电像筛子一样很严重，FPGA 实现一个功能所需功耗要比采用标准单元的同一功能的高400 倍。”

LSI Logic 公司 RapidChip 营销主管 Yousef Khalilollahi 认为：“如果引线数目有限，或者需要的 IP 没有采用 FPGA 形式，则只好不管批量或复杂性，采用一种平台或单元基 ASIC。”

NEC 电子（美国）公司的高级营销经理 Steven Kawamoto 说，可提供高性能和低功耗的设计约束有时会迫使用户不经原型化过程而直接采用 ASIC 结构，即使是做 FPGA的原型。他说：“这类情况下，结构化 ASIC 能为用户做原型。如果你需要的是小批量，但要求 ASIC 的速度，正好可以转用结构化 ASIC。”

FPGA 供应商也实现了量的突破。例如，Xilinx公司 提供 EasyPath 选项，使用户能在批量时以低 30% 的价格使用 FPGA，起始数量为 3000 片，从而锁定了许多设计并降低了测试费用。Xilinx EashPath 与配置解决方案部门主管 Patrick Dorsey 说：“我们并没有创造一种新的硅产品。我们只是在同一个产品上采用一种新的测试方法。硅片和产品一点都没变。”

由于它们是在相同的硅片上，器件仍然有功耗和裸芯尺寸的限制。分析家称，除非 FPGA 供应商解决硬性极限问题，否则结构化器件总能从市场上找到机会。

为什么要结构化？

Wawrzyniak 解释道：“结构化 ASIC 是一种能解决许多问题的产品。此时，问题是结构上的，并且不会消失。只有人们找到办法使设计时间减半、NRE 减半，并且市场窗口更宽时，结构化 ASIC 才会消失。”

Wawrzyniak 说去年的结构化 ASIC 市场规模是 2 亿美元，预计到 2008 年时将增长到 15 亿美元。

结构化 ASIC 与传统 ASIC相比, 对NRE 和批量要求低得多，周转时间也快得多，从 10 天至 14 周（表 1）不等。

Lewis 说：“平台式 ASIC 的整个思路不仅是为了节省掩膜费用，四分之三的设计是可重用的，它们在工程中可节省 5 00万至 7 00万美元。掩膜上固然可节省费用，但最大的节省是在工程方面。”

结构化 ASIC客户一般只需购买一个或两个商用 EDA工具，通常是从 Synplicity公司、Magma公司 或 Synopsys 公司购买一套综合工具，约需 2.5万美元至 5万美元。有些供应商会沿用 FPGA 供应商的工具模型，为客户提供设计软件的免费OEM版本。

研究公司iSuppli的ASIC与 FPGA分析师Jordan Selburn称，用户正在许多应用中采用结构化 ASIC，因此供应商正忙于创建逻辑薄片，这是专用平台层，可以加快客户从出带到产品面市时间。

Selburn 预计到 2008 年时，结构化 ASIC 市场将达到 4.71亿美元，而据他估计，2004 年的总收入为 8600 万美元。他说：“我不知道 LSI Logic公司 拥有逻辑薄片的准确数字，但他们可能平均为每个设计都做了一个新的逻辑薄片。”

选择指南

分析师们说，对高度复杂的设计，结构化 ASIC 批量应用时成本比相当门数的 FPGA 便宜 5 至 10 倍。

单从批量上看，在 2 万片数量的高度复杂设计上，半导体业分析师与供应商一致认为，FPGA 应该是最可行的结构，而结构化 ASIC 则是 10 万至 3 00万片范围内的最佳选择。超出这个数量，传统 ASIC 成为当仁不让的选择。

研究公司 In-Stat 的 ASIC/ASSP 与知识产权业务首席分析师 Jerry Worchel 认为：“如果你寻求开发一种高复杂度但低批量的芯片，FPGA 是不二选择。如果你需要 1000 至 20000 片，而成本要在你的系统预算约束内，则 FPGA 也是一种好方法。但你肯定不会买 10 万片单价 5 美元的 FPGA，这就是结构化 ASIC 的市场了。” LSI公司 的 Khalilollahi 说：“2000片至大约 25 万片是平台 ASIC 的势力范围。超出这个范围，单元基ASIC 更超值。当我们转向更精细的工艺几何尺寸时，平台方法会在较高批量时显示出优势。”

至于在多少门数时结构化 ASIC 就好于 FPGA 和 ASIC，则主要看你咨询的对象。

Altera公司 的 Bismuth 称，对低密度到中密度设计（100万门以下），FPGA 是正确的选择，除非批量非常高。他表示，结构化 ASIC 是百万门以上设计的理想选择。他还说：“密度超过 500万门后，除了 ASIC 别无选择。”

当然，ASIC 供应商认为设计师考虑用 结构ASIC 代替 FPGA 的门数转折点要低得多。

Khalilollahi 认为：“如果你的设计是约 5 万个 FPGA 门的小型设计，则 FPGA 是不错的选择，因为 FPGA 供应商确实把价格降了下来。但是，当你真使用到 25 万至 50 万个 ASIC 门时，就该考虑平台式 ASIC 了。”

Bismuth 解释说，安全是另一个考虑因素。他强调，结构化器件一般比基于 SRAM 的 FPGA 有更好的安全性和加密功能。当然，FPGA 供应商，特别是 Actel 公司也有高度安全性功能的产品。

人力与技能是另一个考虑因素。分析师指出，许多设计团队都缺乏能设计完善 ASIC 所需的员工或经验，但他们表示，一个具备 FPGA 综合技术的设计师有足够的知识去完成结构化器件的综合工作。