利用ISE平台的高性能选项降低设计成本
集成软件环境(ISE 6)集成了多个高性能选项，如时序驱动映射、ASIC到FPGA的转换工具和高密度设计综合选项等。这些优良性能可帮助设计者减少设计和验证时间、提高编译速度并最终降低项目成本。
集成软件环境(ISE 6)是赛灵思公司最新版本的业界领先逻辑设计工具，专注于提供可用于PLD设计的优越性能。这种前沿的性能有助于设计者获得高质量的设计结果，并能显著地缩短设计时间、降低设计成本。
ISE 6具有简化设计流程的特性，采用的技术包括：
* 时序驱动映射：一种ISE映射选项，能使高密度设计提高多达30%的性能；
* ASIC到FPGA的转换工具
* 集成到ISE中的一系列高密度设计选项
ISE 6可为可编程逻辑设计提供快速的点击按扭式操作，这能够帮助消除工程设计瓶颈。
降低潜在的器件成本
ISE 6增加了新的时序驱动映射选项，该选项有助于在FPGA设计中(特别是当目标器件利用率已超过90%时)获得更高性能。时序驱动映射是ISE物理综合的下一代增强功能，它将布局与为Virtex-II、Virtex-II Pro和Spartan-3器件而封包的逻辑片整合起来，以改善“不相关的逻辑”的布局质量。
在最近的测试基准平台中，时序驱动映射在包含严格时序约束的大规模、高利用率的设计上得到了测试(对比标准映射和布局布线流程)。结果随着设计中许多因素而变化，然而时序驱动映射还是表现出平均高出30%的更佳设计性能。
这个优势使ISE 6用户能够继续使用他们选择的器件，即使该器件的利用率直逼90%或更高，而此时市场上的其它工具可能早已不得不迫使设计采用更大因而也更昂贵的器件。
简化ASIC到FPGA的转换
最近几年，ASIC设计项目数量急剧减少，许多项目已转向FPGA作为逻辑实现手段。通过高级支持帮助这些项目的工程师从ASIC设计流程转变过来已成为ISE发展中优先考虑的事情，于是许多可实现帮助的工具应运而生。
从设计流程的前端开始，设计者就可利用许多已有的ASIC代码检查工具来检验HDL源代码。赛灵思公司为Synopsys LEDA VHDL和Verilog “linting”工具推出了一套FPGA专用库。该库对Synopsys注册用户是免费的，设计者可用它们配置已有的LEDA检验器。它们还包含了关键的代码风格规则，该规则有利于确保HDL源代码质量并优化针对FPGA的实现。
ISE布局和布线工具也有助于保证高效的实现。布局和布线工具在如何能改变HDL源代码以减小设计规模和实现结果方面提出交互式的建议。这些建议有助于更高效地利用FPGA源代码，节省整体设计空间。
ISE 设计流程还支持一些ASIC设计者为验证而投资购买的技术。例如，形式验证是最初在ASIC设计领域中采用的一种技术。这种结构化等效性比较技术能大大提高验证速度，通常作为更加传统的HDL仿真方法的替代选择(特别是在密度更高的设计中)。这些形式验证工具也可与ISE一起工作，进行基于FPGA的设计，因此如果设计者正在使用Synopsys的 Formality、Cadence的Conformal Equivalence Checker、明导资讯的Formal Pro或者Prover eCheck，那么设计者同样可在赛灵思的 FPGA设计中使用形式等效性检查。
利用集成在ISE内的高密度设计选项，设计者也能减少设计时间并降低项目成本。这些选项包含在ISE内，能加快设计周期并提高编译速度，所有赛灵思用户可免费使用。
区域映射和平面布局
ISE包括两个平面布局选项： 管脚分配和约束编辑器(PACE，如图1所示)和ISE平面布局器。分层平面布局工具PlanAhead也是一个可选项，需单独购买，该设计工具已直接集成到ISE设计流程中。
这些工具允许设计者对逻辑进行分组并将这些逻辑组与目标FPGA的某个区域关联。区域映射是一种快速的解决方法，可将设计的关键区域结合在一起，可通过源代码(如购买的IP)将HDL关联起来，或者高效地复用早期项目中的HDL。优良的平面布局有助于加快设计周期并优化设计性能。
增量设计和模块化设计
ISE 还包含能减少75%重实现时间的增量设计技术。增量设计以设计布局为起点，然后实现或完成综合、布局和布线环节。如果需要进行后续的修改，增量设计只处理受修改影响的区域，保持其他完整的设计区域不变，继而大大缩短重实现时间。增量设计在时常有调试和设计变化的验证阶段非常有用。
模块化设计是包含在ISE里的另一个选项，支持团队设计环境。模块化设计允许团队管理者将高密度设计任务划分为一个个的模块。每个设计团队都可用整套ISE 设计工具独立完成各自的模块设计。模块化设计对高密度设计运用了“分而攻之”的策略，让各团队高效地并行工作，加快完成整个项目的进度。
作者：Lee Hansen
高级产品市场经理
